浅析SRAM和DRAM的真正区别（二）
SRAM如何运作
刚才总结到了SRAM有着很特别的优点，你该好奇这家伙是怎样的运作过程？
一个SRAM单元通常由4－6只晶体管组成，当这个SRAM单元被赋予0或者1的状态之后，它会保持这个状态直到下次被赋予新的状态或者断电之后才会更改或者消失。SRAM的速度相对比较快，且比较省电，但是存储1bit的信息需要4－6只晶体管制造成本可想而知，但DRAM只要1只晶体管就可以实现。
连接一下SRAM的结构，比较出名的是6场效应管组成一个存储bit单元的结构：
M1－6表示6个晶体管，SRAM中的每一个bit存储由4个场效应管M1234构成两个交叉耦合的反相器中。一个SRAM基本单元有0、1 两个状态。
SRAM基本单元由两个CMOS反相器组成，两个反相器的输入输出交叉连接，即第一个反相器的输出连接第二个反相器的输入，第二个反相器的输出连接第一个反相器的输入。这实现了两个反相器输出状态的锁定、保存，即存储了一个位元的状态。
一般而言，每个基本单元的晶体管数量越少，其占用面积就会越小。由于硅晶圆生产成本相对固定，所以SRAM基本单元面积越小，在芯片上就可制造更多的位元存储，每个位元存储的成本就越低。
SRAM工作原理相对比较简单，我们先看写0和写1操作。
写0操作
写0的时候，首先将BL输入0电平，（～BL）输入1电平。
然后，相应的Word Line（WL）选通，则M5和M6将会被打开。
0电平输入到M1和M2的G极控制端
1电平输入到M3和M4的G极控制端
因为M2是P型管，高电平截止，低电平导通。而M1则相反，高电平导通，低电平截止。
所以在0电平的作用下，M1将截止，M2将打开。（～Q）点将会稳定在高电平。
同样，M3和M4的控制端将会输入高电平，因NP管不同，M3将会导通，而M4将会截止。Q点将会稳定在低电平0。
最后，关闭M5和M6，内部M1，M2，M3和M4处在稳定状态，一个bit为0的数据就被锁存住了。
此时，在外部VDD不断电的情况下，这个内容将会一直保持。
下面通过动画来观察一下写0的过程。
写1操作
这里不再重复，大家可以自己推演一下过程。这里仍然提供写1过程动画。
读操作
读操作相对比较简单，只需要预充BL和（～BL）到某一高电平，然后打开M5和M6，再通过差分放大器就能够读出其中锁存的内容。
SRAM行业发展趋势
随着处理器日趋强大，尺寸越发精巧。然而更加强大的处理器需要缓存进行相应的改进。与此同时每一个新的工艺节点让增加嵌入式缓存变得艰巨起来。SRAM的6晶体管架构（逻辑区通常包含4个晶体管／单元）意味着每平方厘米上的晶体管的数量将会非常多。这种极高的晶体管密度会造成很多问题，其中包括：
SER：软错误率；Processnode：工艺节点soft：软错误
更易出现软错误：工艺节点从130nm缩小到22nm后，软错误率预计将增加7倍。
更低的成品率：由于位单元随着晶体管密度的增加而缩小，SRAM区域更容易因工艺变化出现缺陷。这些缺陷将降低处理器芯片的总成品率。
更高的功耗：如果SRAM的位单元必需与逻辑位单元的大小相同，那么SRAM的晶体管就必须小于逻辑晶体管。较小的晶体管会导致泄露电流升高，从而增加待机功耗。
另一个技术发展趋势可穿戴电子产品的出现。对于智能手表、健身手环等可穿戴设备而言，尺寸和功耗是关键因素。由于电路板的空间有限，MCU必须做得很小，而且必须能够使用便携式电池提供的微小电量运行。
片上缓存难以满足上述要求。未来的可穿戴设备将会拥有更多功能。因此片上缓存将无法满足要求，对外置缓存的需求将会升高。在所有存储器选项中，SRAM最适合被用作外置缓存，因为它们的待机电流小于DRAM，存取速度高于DRAM和闪存。
