半导体的3D时代（四）
图9显示了基于前面提到的NAND ／D触发器加权度量的每平方毫米晶体管的逻辑密度。
图9．逻辑密度趋势。
此图表上绘制了六种类型的制程。直到2014年左右，平面晶体管还是主要的前沿逻辑工艺，其密度每年提高1．33倍，FinFET接管了前沿技术，密度每年提高1．29倍。与FinFET并行，我们已经看到了FDSOI工艺的引入。FDSOI提供了更简单的工艺，更低的设计成本以及更好的模拟，RF和功耗，但无法与FinFET竞争密度或原始性能。当HNS从FinFET接管后，我们预计密度的提高速度将进一步放缓至每年1．16倍，最终CFET将接管并以每年1．11倍的速度增加密度。我们还根据IMEC的工作绘制了由垂直晶体管生产的SRAM，这些SRAM可能为高速缓存chiplet提供有效的解决方案。
图10展示了逻辑晶体管成本的趋势。
图10．逻辑晶体管成本。
图10通过将我们的战略成本和价格模型中的晶圆成本估算值与图9中的晶体管密度相结合，得出了每十亿个晶体管的成本。所有晶圆厂都是新建的工厂，每月产能为35，000片晶圆，因为这是将在2020年建成的逻辑晶圆厂的平均产能。晶圆厂与国家／地区对应关系为，GLOBALFOUNDRIES－德国（除14nm在美国），英特尔－美国（除以色列的10nm芯片），台积电－台湾，三星－韩国。
该图不包括掩模组或设计成本摊销，因此，在降低每个晶体管的制造成本的同时，能够使用这些技术的设计数量仅限于大批量产品。该图不包括任何封装测试或良率影响。
从130纳米降低到i32 ／ f28（英特尔32纳米／代工厂28纳米）每节点成本下降0．6倍，然后从i22 ／ f20到f16 ／ f14节点，由于代工厂决定为了FinFET而不微缩太多，成本降低速度减慢了。这种放缓导致许多业内人士错误地预测了成本削减的终结。从f16 ／ f14节点到i5 ／ f2．5节点，我们预计成本将以每节点0．72倍的速度降低，然后减速至每节点0．87倍。g1．25和g0．9节点分别是具有3个和4个堆叠层的通用CFET制程。
图11展示了掩模组摊销对晶圆成本的影响。
图11．掩模组摊销成本。
图11中的晶圆成本是基于台湾新建的晶圆厂，每月生产40，000片晶圆。摊销仅是掩模组，不包括设计成本。
该表列出了2020年250nm，90nm，28nm和7nm掩模组的掩模成本。请注意，这些掩模组在介绍时比较昂贵。掩模组成本是在一定数量的晶圆上摊销的，其标准化成本如图所示。在该表中，晶片成本比率是在掩模组上运行的100个晶片的摊销成本，除以在掩模组上运行的100，000个晶片的摊销成本。
从该图和表中，我们可以看到，掩模组摊销在250nm（比例为1．42x）时影响较小，而在7nm（比例为18．05x）时影响较大。设计成本摊销甚至更糟。最重要的是，设计和掩模组成本在先进节点是如此之高，以至于只有大批量产品才能吸收由此产生的摊销费用。
-
焦点事件
-
精英视角
-
精英视角
