BS IEC 62530:2007
SystemVerilog 标准统一的硬件设计、规范和验证语言

Standard for SystemVerilog. Unified hardware design, specification and verification language

被代替

2011-07

SystemVerilog 标准统一的硬件设计、规范和验证语言, 您可以免费下载预览页

标准号: BS IEC 62530:2007
发布: 2007年
发布单位: SCC
替代标准: BS IEC 62530:2011
当前最新: BS IEC 62530:2011

适用范围: 交叉引用：IEEE 标准 1364 IEEE 标准 1364:2001 IEEE 标准 1364:1995 IEEE 100 ISO/IEC 9899:1999

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