BS EN 61523-2:2002
延迟计算和功率计算标准.CMOS集成电路子程序库.预布局延迟计算规范

Delay and power calculation standards - Pre-layout delay calculation specification for CMOS ASIC libraries

标准号

BS EN 61523-2:2002

发布

2002年

发布单位

英国标准学会

当前最新

BS EN 61523-2:2002

 

 

适用范围

该标准规定了 CMOS1 ASIC 库的预布局延迟计算方法，该库包含在逻辑仿真、时序验证和逻辑综合的预布局设计阶段使用的基于单元的原语和存储器。 本标准提出的延迟计算方法包括1）导线电容估计和2）基于查表的延迟计算方法。 这种延迟计算方法利用DCL和SDF，帮助用户在预布局设计阶段为各种EDA工具建立统一的时序模型。 该标准与现有标准一致，并接受现有标准格式，如 SPEF、DCL 和 SDF。 该标准的范围涵盖使用逻辑合成器、模拟器、时序验证器的 CMOS ASIC 前端时序设计。 指定的延迟计算方法基于输入转换速率计算步骤和端口到端口计算步骤。 在这些计算步骤中，使用查表方法。 本标准的表格法规定了两种延迟计算的插值方法。 一种是业界广泛使用的双线性插值法。 另一种是使用相邻3个点的线性插值法。 延迟值的本质是凸面的单调递增函数。 这种线性插值与SPICE结果之间存在百分之几的差异。

推荐