IEEE Std 1800-2017
SystemVerilog 的 IEEE 标准--统一的硬件设计、规范和验证语言
IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification Language
- 标准号
- IEEE Std 1800-2017
- 发布
- 2018年
- 发布单位
- 美国电气电子工程师学会
- 当前最新
- IEEE Std 1800-2017
- 适用范围
- 提供了统一硬件设计、规范和验证语言SystemVerilog的语言语法和语义的定义。该标准包括对行为、寄存器传输级 (RTL) 和门级抽象级别硬件建模的支持，以及使用覆盖、断言、面向对象编程和约束编写测试平台的支持。
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