IEEE Std 1800-2017
SystemVerilog 的 IEEE 标准--统一的硬件设计、规范和验证语言

IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification Language

IEEE Std 1800-2017 发布历史

IEEE Std 1800-2017由美国电气电子工程师学会 US-IEEE 发布于 2018-02-22，并于 2018-02-22 实施。

IEEE Std 1800-2017的历代版本如下：

• 2018年 IEEE Std 1800-2017 SystemVerilog 的 IEEE 标准--统一的硬件设计、规范和验证语言
• 2013年 IEEE Std 1800-2012 SystemVerilog 的 IEEE 标准--统一的硬件设计、规范和验证语言
• 2009年 IEEE Std 1800-2009 SystemVerilog 的 IEEE 标准 统一的硬件设计、规范和验证语言 Redline
• 2005年 IEEE Std 1800-2005 SystemVerilog 的 IEEE 标准：统一的硬件设计、规范和验证语言

The definition of the language syntax and semantics for SystemVerilog, which is a unified hardware design, specification, and verification language, is provided. This standard includes support for modeling hardware at the behavioral, register transfer level (RTL), and gate-level abstraction levels, and for writing testbenches using coverage, assertions, object-oriented programming, and constrained...

标准号

IEEE Std 1800-2017

发布

2018年

发布单位

美国电气电子工程师学会

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