漫谈半导体工艺节点（一）
近来，GlobalFoundries宣布将会推进7nm FinFET工艺，引发了行业对工艺节点、光刻等技术的探讨。本文是来自SemiEngineering 2014年的一篇报道，带领大家了解7nm工艺及以后的半导体业界的发展方向。（由于推测是2014年的，事实上可能有点过时，希望大家能够补充最新的业界进展和观点，谢谢）。
随着尖端芯片制造商将其产品推向16nm、14nm、10nm甚至7nm制程，相关供应商也在更新其技术蓝图。现在华为海思、三星和高通等芯片制造商正在媒体上披露其10nm芯片的出货规划，Global Foundries，、Intel、三星和TSMC也正在循序渐进的推进其工艺制程，Global Foundries甚至还在日前公布了其7nm计划。
但随着工艺节点的推进，硅材料本身的局限逐渐显现，加上ASML的EUV光刻机迟迟未能交付，业界对于摩尔定律在7nm、5nm和之后的制程是否有效发表了不同的见解。从我们的角度看来，10nm节点工艺的实现是没有什么问题的（如今已经成为事实，10nm量产在即），但到了7nm和之后的制程，则面临更大的挑战。7nm是否能顺利量产，5nm是否还有可能，3nm是否只存在于想象之中，（这句话读起来不通）。
但有一点可以肯定，那就是到了10nm之后，我们不能像在以往节点一样，通过简单地缩小栅极宽度来推进工艺制程。往7nm的迁移势必需要昂贵的全新晶体管架构、沟道材料和内部连接。同时还需要全新的Fab工具和材料。但就我们观察，这些目前都不够成熟。
从技术的角度看来，我们可以生产7nm或5nm芯片。但设计和生产这些制程的芯片，则需要极强的资金和能力。另外，在有多重选择的当下，如何选择正确的技术也是实现这些制程的关键。
从之前的路线图看来，在7nm制程，最有希望的晶体管候选者就是高电子迁移率的III-V族FinFET，而之后的5nm则会迎来下一代的晶体管。
但近来这些现状都已经改变了，根据IMEC的一些报告显示，虽然III-V族 inFET可能会应用在7nm上，但他们认为最终会在5nm的时候普及（这句话不对劲，是不是普及的是下一代结构的晶体管？）。所以根据IMEC的观点，下一代的晶体管可能会在7nm上就出现。
其实在7nm的时候，有三种晶体管可以选择，分别是环绕栅极场效应晶体管、量子阱FinFET和SOI FinFET。根据IMEC的报告，环绕栅极场效应晶体管是最好的选择，但现在来宣告胜利者还是为时过早。同样，锗或者III-V族材料都应该是7nm时沟道的首选材料之一（首选，又是之一？）。
其实一直以来，业界都在寻找一个性价比能接受的方案。但现在芯片制造商们似乎正在加速推进其所选择的技术，并将其推向市场，以取得竞争优势。
从IMEC的报告中我们可以发现，在其CMOS计划中，其研发和合作伙伴包括了Global Foundries， Intel，三星和TSMC等。IMEC会和他们一起缩窄选择范围，并做出最终的选择。
基于IMEC及IMEC合作伙伴路线图，产业有可能在2018年进入7nm时代（从今年来看，可能要推迟）。不必惊奇，他们都希望能解决芯片尺寸继续缩小的问题，或许这将真的是摩尔定律的终点。问题是不管未来7nm能否达到，或是会有一些推迟，整个产业的前进步伐己不可能再是每两年前进一个节点。
他们还对5nm及其之后的的选择做了考量。他们表示，在7nm之后，不确定性会明显提升。
10nm之后，IC设计上商和制造商的花费必然会急速上升，届时只会有少量的设计商和制造商有足够的金钱和资源能够跟上，业界之间的合作也势必会达到空前的高度。三星的相关负责人表示，他们的研发中心正在同时进行三个节点的研发，他们的最终目标是接近1.5nm。
在问到怎样实现的时候，三星负责人表示，他需要更强大的工具，材料和开放的创新，当然，三星并不能凭自己来实现相关事宜。
-
焦点事件
