台积电5nm SRAM技术细节解析（一）
长期以来，技术领先一直是台积电成功的关键。台积电5nm工艺拥有世界上最小的SRAM单元（0．021平方微米），除开创性的器件工艺，例如高迁移率沟道（HMC），极紫外（EUV）图形化的应用外（可在此高级节点上实现更高的良率和更短的生产周期），他们还持续精进其写入辅助（write assist）电路的设计细节以实现这一革命性的工艺技术。
半导体技术的发展一直由应用领域推动，如图1所示，当下的在高性能计算（HPC），人工智能（AI）和5G通信，都要求在有限的功耗下实现最高性能。
图1．半导体技术应用的演进。
台积电在IEDM 2019上发布了其5nm工艺，他们在5nm工艺中使用了十几张极紫外（EUV）掩模，每张EUV代替三个或多个浸没掩模以及采用高迁移率沟道（HMC）的以获得更高性能。其5nm工艺自2019年4月起投入风险量产，并于2020年第一季度实现全面量产。
Jonathan Chang等人在ISSCC 2020上展示了用于开发高性能SRAM单元和阵列的技术方案。
FinFET晶体管尺寸的量化一直是主要挑战，并迫使高密度6T SRAM单元中的所有晶体管仅能使用一个Fin。通过设计工艺协同优化（DTCO）对设计进行了优化，以提供高性能和高密度以及高产量和可靠性。图2展示了2011年至2019年的SRAM单元面积的微缩历程。
图2．展示了2011年至2019年的SRAM单元面积微缩历程。
但值得注意的是，2017年至2019年的SRAM单元面积缩小速度远慢于2011年至2017年的速度，这表明SRAM单元的微缩速度没有跟上逻辑区域的部分。在IEDM 2019上，5nm工艺的逻辑密度提高了1．84倍，而SRAM密度仅提高了1．35倍。台积电利用飞行位线（FBL，Flying Bit Line）架构进一步减少了面积，从而节省了5％的面积。5nm SRAM 单元的版图示意图如图3所示。
图3．高密度6T SRAM单元的版图。
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