一篇文章说清半导体制程发展史（二）
第二个问题，为什么现在的技术节点不再直接反应晶体管的尺寸呢？
原因也很简单，因为无法做到这个程度的缩小了。有三个主要原因：
首先，原子尺度的计量单位是埃，为0.1nm。
10nm的沟道长度，也就只有不到100个硅原子而已。未来晶体管物理模型是这样的：用量子力学的能带论计算电子的分布，但是用经典的电流理论计算电子的输运。
电子在分布确定之后，仍然被当作一个粒子来对待，而不是考虑它的量子效应。因为尺寸大，所以不需要。但是越小，就越不行，就需要考虑各种复杂的物理效应。
其次，即使用经典的模型，性能上也出了问题，这个叫做短沟道效应，其效果是损害晶体管的性能。
短沟道效应其实很好理解，通俗地讲，晶体管是一个三个端口的开关，其工作原理是把电子从一端(源端）送到另一端(漏端），这是通过沟道进行的，另外还有一个端口（栅端）的作用是，决定这条沟道是打开的，还是关闭的。这些操作都是通过在端口上加上特定的电压来完成的。
晶体管性能依赖的一点是，必须要打得开，也要关得紧。短沟道器件，打得开没问题，但是关不紧，原因就是尺寸太小，内部有很多电场上的互相干扰，以前都是可以忽略不计的，现在则会导致栅端的电场不能够发挥全部的作用，因此关不紧。关不紧的后果就是有漏电流，简单地说就是不需要、浪费的电流。
可不能小看这部分电流，因为此时晶体管是在休息，没有做任何事情，却在白白地耗电。目前，集成电路中的这部分漏电流导致的能耗，已经占到了总能耗的近50%，所以也是目前晶体管设计和电路设计的一个最主要的难题。
第三，制造工艺也越来越难做到那么小的尺寸了。
决定制造工艺的最小尺寸的，叫做光刻机。它的功能是，把预先印制好的电路设计，像洗照片一样洗到晶片表面上去，在我看来就是一种bug级的存在，因为吞吐率非常地高。否则那么复杂的集成电路，如何才能制造出来呢？比如英特尔的奔腾4处理器，据说需要30~40多张不同的设计模板，先后不断地曝光，才能完成整个处理器的设计印制。
但是光刻机，顾名思义，是用光的，当然不是可见光，但总之是光。
而稍有常识就会知道，所有用光的东西，都有一个问题，就是衍射。光刻机也不例外。
因为这个问题的制约，任何一台光刻机所能刻制的最小尺寸，基本上与它所用的光源的波长成正比。波长越小，尺寸也就越小，这个道理是很简单的。
目前的主流生产工艺采用荷兰艾斯摩尔生产的步进式光刻机，所使用的光源是193nm的氟化氩(ArF)分子振荡器产生的，被用于最精细尺寸的光刻。
相比之下，目前的最小量产的晶体管尺寸是20nm (14nm node)，已经有了10倍以上的差距。
有人会问，为何没有衍射效应呢？
答案是业界10多年来在光刻技术上投入了巨资，先后开发了各种魔改级别的暴力技术，诸如浸入式光刻（把光程放在某种液体里，因为光的折射率更高，而最小尺寸反比于折射率）、相位掩模（通过180度反向的方式来让产生的衍射互相抵消，提高精确度），等等，就这样一直撑到了现在，支持了60nm以来的所有技术节点的进步。
又有人会问，为何不用更小波长的光源呢？
答案是，工艺上暂时做不到。
是的，高端光刻机的光源，是世界级的工业难题。
以上就是目前主流的深紫外曝光技术(DUV)。业界普遍认为，7nm技术节点是它的极限了，甚至7nm都不一定能够做到量产。下一代技术仍然在开发之中，被称为极紫外(EUV)，其光源降到了13nm。但是别高兴地太早，因为在这个波长，已经没有合适的介质可以用来折射光，构成必须的光路了，因此这个技术里面的光学设计，全部是反射，而在如此高的精度下，设计如此复杂的反射光路，本身就是难以想象的技术难题。
这还不算（已经能克服了），最难的还是光源，虽然可以产生所需的光线，但是强度远低于工业生产的需求，造成EUV光刻机的晶圆产量达不到要求，换言之，拿来用就会赔本。一台这种机器就上亿美元。所以EUV还属于未来。
基于以上三个原因，其实很早开始就导致晶体管的尺寸缩小进入了深水区，越来越难，到了22nm之后，已经无法做大按比例缩小了，因此就没有再追求一定要缩小，反而是采用了更加优化的晶体管设计，配合CPU架构上的多核多线程等一系列技术，继续为消费者提供相当于更新换代了的产品性能。
目前，技术节点的数字仍然在缩小，但是已然不再等同于晶体管的尺寸，而是代表一系列构成这个技术节点的指标的技术和工艺的总和。
